Prozessorgehäuse

ICs in DIP-Gehäusen

Die Ummantelung eines (ungehäusten) Halbleiterchips (ein sog. Die) inklusive der Anschlussstellen (Leads, Pins oder Balls) bezeichnet man als Gehäuse oder Package. Es existieren zahlreiche Variationen solcher Gehäuse, die sich in ihrer Form, den verwendeten Materialien, der Anzahl und Anordnung der Pins und anderen Eigenschaften unterscheiden.

Inhaltsverzeichnis

Standards

Standardisiert sind die Chipgehäuse durch die JEDEC (früher: Joint Electron Device Engineering Council, heute: JEDEC Solid State Technology Association), dem Halbleiter Standardisierungsgremium der EIA (Electronic Industries Alliance). Grundsätzlich unterscheidet man bei ICs zwischen „durchsteckmontierbaren“ (Through Hole Technology – THT) und „oberflächenmontierbaren“ (Surface Mounted Devices – SMD) Gehäusen.

Funktion

Ein Gehäuse dient dazu, den Halbleiterchip auf einer Leiterplatte zu befestigen und die integrierte Schaltung auf dem Halbleiterchip mit der Schaltung der Leiterplatte zu verbinden. Hauptgründe sind zum einen der Schutz des Dies gegen Beschädigung. Zum anderen sind die unterschiedlichen geometrischen Abstände der elektr. Anschlüsse auf einem Die und einer Leiterplatte zu überbrücken. Die Anschlüsse des IC Dies (sog. Pads) werden mittels Golddraht an ein Zwischenmaterial gebondet (angeschlossen). Dieses Zwischenmaterial ist ein gestanztes Kupferblech (Leadframe) oder eine miniaturisierte Platine (sog. Substrate). Neue Technologien verzichten auf Drähte und nutzen die Flip Chip Technologie. Der Anschluss an die Leiterplatte erfolgt schließlich über „Beinchen“ (Pins), die Teil des Leadframes sind, oder über kleine Lötkugeln (Balls).

Nach der Befestigung und Verdrahtung des ICs auf dem Zwischenmaterial wird er durch unterschiedliche Materialien (Plastik, Keramik, Metall) hermetisch gegenüber Umwelteinflüsse geschützt. Aus Kostengründen wird heute fast ausschließlich Plastik mittels Spritzguss benutzt. Dabei können je nach Typ des Halbleiters auch Öffnungen für Licht (im Fall von EPROMs zum Löschen, im Fall von LEDs oder Laserdioden für den Lichtaustritt) den Blick auf den Halbleiter freigeben. Diese Öffnungen sind in der Regel mittels durchsichtigem Plastik oder Quarzglas geschlossen, so dass der Halbleiter nicht direkt der Umwelt ausgesetzt ist. Ausnahme sind Sensoren, die definierte Öffnungen haben, um die Umwelteinflüsse (z. B. Druck, Licht etc.) zu messen.

Zur besseren Wärmeableitung des Chips haben einige Gehäuse Heatsinks eingebaut (insbesondere bei Leistungstransistoren).

Die Pins

Das Raster der Pins wird als „Pitch“ bezeichnet. Da die ersten ICs aus dem anglo-amerikanischen Sprachbereich kamen, waren die Maße auf Zoll-Basis. Das „Grundmaß“ war demzufolge das Zoll und da schon früh kleine Maße benutzt wurden, setzte sich das „mil“ durch (ein Tausendstel Zoll = 0,0254 mm). Das „Standard-Raster“ der Pins war dann 100 mil (2,54 mm). Im Zuge der Internationalisierung setzen sich immer mehr die metrischen Maße durch, so dass heute die kleinsten Pitches bei 0,4 mm liegen.

Die Pins sind in der Regel an den seitlichen Kanten (z. B. DIL) oder der Unterseite (z. B. PGA) des Gehäuses platziert und haben die unterschiedlichsten Formen. Sie werden durch Löten mit der Platine verbunden, wobei die unterschiedlichen Formen die verschiedenen Lötungsarten unterstützen. THT Gehäuse können nur auf der Bestückungsseite einer Platine platziert werden. Diese werden dann durch das sog. „Wellenlöten“ (die Unterseite der Platine wird über ein Lötbad gezogen, an dessen Ende das Bad durch eine Stauung eine Welle erzeugt, daher der Name) mit der Platine verlötet. Die SMD-Gehäuse können sowohl auf der Bestückungsseite als auch auf der Lötseite der Platine platziert werden. Hierbei muss bei Platzierung auf der Lötseite beim Wellenlöten das IC durch das Lötbad gezogen werden. Dabei darf zum Einen der IC nicht zerstört werden, er muss die Lötbadtemperatur aushalten. Zum Anderen dürfen die Pins nicht durch das Lötzinn kurzgeschlossen werden. Hier sind die Pinformen und -abstände von entscheidender Bedeutung, so dass sich nur wenige SMD-Bauformen für diese Art der Lötung eignen. ICs mit Pins auf allen vier Seiten müssen diagonal zur Lötrichtung ausgerichtet sein, wenn sie so verarbeitet werden sollen.

Manche Formen der Pins eignen sich auch dazu, das IC in eine Fassung zu stecken, so dass das IC nicht mehr gelötet werden muss. (Es muss aber immer noch die Fassung verlötet werden.)

Bei manchen Bauteilen (insbesondere leistungsfähige Mikroprozessoren) ist die Anzahl der Pins derart hoch, dass die Seiten nicht mehr ausreichen, um die Beinchen aufzunehmen. Deshalb haben moderne ICs häufig keine Pins mehr an den Seiten, sondern sie werden mittels Pins oder Lotkugeln an der Unterseite des Gehäuses auf der Platine befestigt. Bei den Lotkugeln funktioniert dies nur noch per Reflow-Löten. Bei den Pins an der Unterseite wird üblicherweise Wellenlöten eingesetzt.

Verschiedene Typen

Da die JEDEC-Bezeichnungen nicht sehr eingängig sind, haben sich in der Industrie einfachere Abkürzungen durchgesetzt, die man als Quasi-Standard bezeichnen kann. Dabei werden weitestgehend Akronyme benutzt, die die eigentliche Bauform beschreiben.

leadframebasierte Gehäuse

THT

  • TO Transistor Single Outline: Verschiedene Gehäuse mit meist zwei bzw. drei Anschlüssen für Kleinleistungs- und Leistungshalbleiter (z. B. TO-220), es existieren auch SMD Versionen
  • PFM Plastic Flange Mount Package: Anschlüsse in einer Reihe unterhalb einer Befestigungslasche, Raster 5,08 bis 1,27 mm
  • SIP Single In-Line Package, Gehäuse mit einer Anschlussreihe, meist im Raster 2,54 mm
  • ZIP Zigzag Inline Package, Anschlüsse auf einer Seite im Zickzack, Gehäuse steht hochkant
    • CZIP ZIP in Keramikgehäuse
  • DIL Dual In-Line, Gehäuse mit Anschlüssen an zwei Seiten, meist im Raster 2,54 mm (=100 mil), die „Urform“ der Chipgehäuse
  • DIP Dual In-Line Package, wie DIL
    • PDIP Plastic Dual In-Line Package, wie DIP im Plastikgehäuse
    • SDIP Shrink Dual In-Line Package, wie DIP mit kleineren Abmessungen, Raster 2,54 bis 1,27 mm
    • CDIP Glass Sealed Ceramic Dual In-Line Package, wie DIP im Keramikgehäuse
    • CDIP-SB Side-Braze Ceramic Dual In-Line Package, wie DIP im Keramikgehäuse

SMD

  • TO bzw. DPAK Transistor Single Outline: existiert auch als THT-Version, und wird für Leistungstransistoren benutzt (z. B. DPAK/TO252, D2PAK/TO263)
  • SOD Small Outline Diode: Für Dioden
  • SOT Small Outline Transistor: Für Transistoren
    • SOT23: 3 mm × 1,75 mm × 1,3 mm
    • SOT223: 6,7 mm × 3,7 mm × 1,8 mm mit 4 Anschlüssen, von denen einer als Heatsink verbreitert ist
  • DFP Dual Flat Pack, Pins an beiden Längsseiten, Raster 0,65 mm
  • TFP Triple Flat Pack, Pins an drei Seiten, Raster 0,8 mm
  • QFP Quad Flat Pack, Pins an vier Seiten, Raster 1,27 bis 0,4 mm, von diesem Grundtyp wurden verschiedene Derivate abgeleitet, die jeweils einen anderen Buchstaben als Präfix voranstellen:
    • LQFP Low Profile Quad Flat Pack, wie QFP, dünnes Gehäuse
    • TQFP Thin Quad Flat Pack, wie QFP, dünnes Gehäuse
    • VQFP Very Thin Quad Flat Pack, wie QFP, sehr dünnes Gehäuse, Raster 0,8 bis 0,4 mm
    • HQFP Thermally Enhanced Quad Flat Pack, wie QFP, thermisch verstärkt
    • MQFP Metric Quad Flat Pack, wie QFP, Pins haben metrische Abstände
  • QFN Quad Flat Pack No-leads, wie QFP, allerdings ragen die Pins nicht seitlich über die Abmessungen der Plastikummantelung hinaus, sondern sind nur von der Unterseite zugänglich, damit haben sie einen kleineren Platzbedarf; auch hier gibt es Derivate
    • VQFN Very Thin Quad Flat pack No-leads, wie QFN, sehr dünnes Gehäuse
  • SOP Small-Outline Package, meist im Raster 1,27 mm, in der Regel im Wellenlötbad zu verarbeiten
    • TSOP Thin Small Outline Package, wie SOP, jedoch meist im Raster 0,635 bzw. 0,65 mm
    • SSOP Shrink Small Outline Package, kleineres Raster als SOP, meist 0,65 mm, außerdem flacher
    • TSSOP Thin Shrink Small Outline Package, flacher als SSOP
    • HTSSOP Heat-Sink Thin Small-Outline Package, wie TSOP, mit Pad zur Wärmeabfuhr oder Metallrücken
    • TVSOP Very Thin Small-Outline Package, wie TSOP, dünneres Gehäuse
    • VSOP Very Small-Outline Package, wie SOP, kleineres Raster
    • HSOP Thermally Enhanced Small-Outline Package, wie SOP, thermisch verstärkt
  • SOJ J-Leaded Small-Outline Package, die Pins sind unter das Gehäuse gebogen, so dass sie für Sockel geeignet sind
    • JLCC J-Leaded Ceramic or Metal Chip Carrier, wie SOJ
    • PLCC Plastic Leaded Chip Carrier, wie SOJ
    • LPCC Leadless Plastic Chip Carrier, wie PLCC
    • LCCC Leadless Ceramic Chip Carrier, wie PLCC im Keramikgehäuse

substratbasierte Gehäuse

SMD

  • LGA Land Grid Array, Package mit Kontaktflächen an der Unterseite
    • TVFLGA Thin Very-Fine Land Grid Array, wie LGA, mit kleinerem Raster
  • PGA Pin Grid Array, Package mit Pins an der Unterseite, sind die Pins versetzt angeordnet spricht man von einem Staggered Pin Grid Array (SPGA)
  • BGA Ball Grid Array, Package mit kleinen Lotkügelchen an der Unterseite
    • FBGA Fine Pitch BGA, BGA-Package mit verringertem Lötpunktabstand
    • CBGA Ceramic Ball Grid Array, wie BGA im Keramikgehäuse
    • MAPBGA Mold Array Process BGA
    • CSP Chip Scale Package, besonders kleine Form des BGA
    • HSBGA Heat Slug Ball Grid Array
    • CCGA Ceramic Column Grid Array, höhere Zuverlässigkeit durch Zylinderförmige Anschlüsse statt Kugeln

Spezialformen

Siehe auch

Weblinks


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